詳細
Quartus® II ソフトウェア・バージョン 14.0 インテル® Arria® 10 FPGA・エディションの問題により、小さなホールド違反が発生する可能性があります。これらは、インテル Arria 10 デバイスの高速ルーティングが原因で発生します。
解決方法
この問題を回避するには、Synopsys Design Constraints (.SDC) ファイル:
set quartus_exe $::TimeQuestInfo(nameofexecutable)
if { $quartus_exe == "quartus_fit" } {
post_messageタイプの情報「オーバー・制約・ホールド」
set_clock_uncertainty 0.20 –add –hold –enable_same_physical_edge \
-from [get_clocks {clk}] –to [get_clocks {clk}]
}
これにより、サインオフ・タイミングに正しいホールド要件を使用しながら、フィッターにより厳しい要件を与えます。
この制約は、グローバルではなく必要な場合にのみ追加する必要があり、クロックドメイン全体ではなく特定のパスに適用することもできます。これでホールド違反が修正されない場合、値が大きいほど違反パスを過剰に制約できます。