記事 ID: 000075569 コンテンツタイプ: Product Information & Documentation 最終改訂日: 2015/03/03

デスティネーション・レジスターが Arria® V デバイスの専用 DSP ブロック内に実装されている場合、パスのホールドタイム違反に対処するにはどうすればよいですか。

環境

  • インテル® Quartus® II ソフトウェア
  • DSP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェア・バージョン 13.1 以前の問題により、ソースレジスターが標準コアレジスターを使用して実装され、デスティネーション・レジスターが専用 DSP 入力レジスターとして実装されているパスの Arria® V デザインでホールド違反が発生することがあります。

    解決方法

    この問題を回避するには、Synopsys Design Constraints (.sdc) ファイルに次の制約を追加して、フィッティング・プロセス中にホールド要件を過剰制約します。

    if {($::Quartus(nameofexecutable) == "quartus_map") ||($::quartus(nameofexecutable) == "quartus_fit")}{
    set_min_delay -from [get_keepers {<suurece register>}] -to [get_keepers {<destination register>}] 0.1
    }

    表示されている違反が 100 ps を超える場合は、過剰制約値を増やすことができます。

    この問題は、Quartus® II ソフトウェア・バージョン 13.1.2 以降で修正されています。

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