詳細
PCIe* ハード IP PMA のFPGA Cyclone® IV の問題により、リンクが [検出.Active ] 状態で止まっている可能性があります。
これは、2 つの連続した TxDetectRx の低周期が 544ns 未満の場合、トランシーバーレシーバー検出ロジックが PIPE インターフェイス上の PHYSTATUS パルスをハード IP コアに返さないためです。
解決方法
ハード IP リセット・ロジックを手動で変更して、crst 信号と srst 信号を 少なくとも 1 us 分アサートします。
以下のファイルを使用して、上記の要件を満たすためにAvalon®メモリー・マップド・インターフェイスに必要な変更を表示できます。
- pcie_compiler_0 (.v) : 新 しいキーワードで、追加されたリセットロジックが複数行で見つかります。これらの行を、メモリー・マップド・インターフェイスのインスタンス化ファイルAvalon入れます。
- pcie_compiler_0 (.vhd): 追加されたリセットロジックは、 new のキーワードを使用して複数行で検索できます。これらの行を、メモリー・マップド・インターフェイスのインスタンス化ファイルAvalon入れます。
この問題は、Cyclone IV PCIe ハード IP のプラットフォーム・デザイナーの実装で修正されました。