詳細
インテル® Quartus® Prime ソフトウェアで利用可能な ALTIOBUF インテル® FPGA IP コアを使用して、デザイン内の差動入力または出力バッファーをインスタンス化できます。
解決方法
ALTIOBUF インテル® FPGA IP コアを使用すると、入力または出力ピンを差動レシーバーまたはトランスミッターとして指定でき、正と負の両方の信号を I/O ピンにポートする必要があります。 このインテル FPGA IPコアは、Stratix® III および Cyclone® III デバイスファミリーからサポートされています。
Stratix® II、Cyclone® II、Arria® GX、および以前のデバイスファミリーの場合、デザイン内の差動バッファーをインスタンス化することはできません。代わりに、デザインで差動ペアの正のレグを使用し、アサインメント・エディターでそのピンを見つけます。使用したい差動 I/O 規格または「LVDS」の値を持つ I/O 標準割り当てをそのピンに与えます。 サポートされている I/O 規格の完全なリストについては、デバイス・ハンドブックを参照してください。デザインをコンパイルすると、ネガティブレッグは、フィッターによって対応する無料のピンに自動的に割り当てられます。この方法は、LVDS などの差動 I/O 規格をサポートするすべてのデバイスファミリーでサポートされています。
ALTIOBUF インテル FPGA IPコアの詳細については、ALTIOBUF IP コア・ユーザーガイド (PDF) を 参照してください。