記事 ID: 000076815 コンテンツタイプ: トラブルシューティング 最終改訂日: 2016/01/13

PCIe* ハード IP 向けインテル® Arria® 10 FPGA Avalon・ストリーミング・インターフェイスを 3.0 x8 モードで構成する際に、サイクルごとに複数のパケットを有効化する際に、rx_st_sop、rx_st_eop、tx_st_sop、tx_st_eop®が 1 ビット幅に限定されているのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェア・バージョン 14.1.1 以前の問題により、PCI Express* の 3.0 x8 インテル® Arria® 10 の RTL ラッパーファイルFPGAハード IP は、サイクルごとに複数のパケットが設定されている場合に、下位レベル 2 ビット幅 のrx_st_sopの 1 ビットのみ誤ってマッピングします。 rx_st_eop、 tx_st_sop 、 tx_st_eop 信号です。

    解決方法

    この問題を回避するには、RTL ラッパーファイル、 <バリエーション名>.v または <バリエーション名>.vhd を変更して、両方の信号ビットをエクスポートします。

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