詳細
ALTLVDS インテル® FPGA IPを外部 PLL モードで PLL リコンフィグレーション・コントローラーインテル® FPGA IP使用する場合、quartus® II ソフトウェア・バージョン 14.0 で、Arria® V、Cyclone® V、Stratix® V デバイスを使用する際に既知の問題があります。
デザインをコンパイルしてフィッティングした後、タイミング・アナライザーで報告された C1 カウンターのデューティー・サイクルが、ユーザー定義データレートの関連ソリューションで説明されている計算と一致しないことがあります。
解決方法
これを回避するには、ALTLVDS インテル FPGA IPを駆動している外部 PLL IP から PLL リコンフィグレーション・コントローラーを切断する必要があります。
この問題は、インテル® Quartus® ソフトウェアの将来のバージョンで修正される予定です。