ALTLVDS_RX および ALTLVDS_TX インテル® FPGA IP コアは、Quartus® II ソフトウェア・バージョン 11.0 のStratix® V デバイス向けの外部 PLL モード・オプションのサポートを開始しました。 以下の手順は、Stratix V、Arria® V、およびCyclone® V デバイスに適用されます。
出力クロック・フェーズのシフトとデューティー・サイクルインテル® FPGA IP PLL は、インターフェイスのデータレートとデシリアライズ / 直列化係数に依存します。 以下の例では、クロックとデータがデバイスのピンでエッジアラインされていると仮定して、フェーズシフトを設定しています。
PLL インテル FPGA IP、DPA およびソフト CDR モードを使用しない場合のALTLVDS_TXおよびALTLVDS_RXのクロック要件を示します。
- C0:
- 周波数 = データレート
- 位相シフト = -180 360 度
- デューティー・サイクル = 50%
- ALTLVDS_TXのtx_inclockポートとALTLVDS_RXのrx_inclockポートに接続します。
- C1:
- 周波数 = データレート / 直列化係数
- 位相シフト = [(直列化係数 -2) / 直列化係数] * 360 度
- デューティー・サイクル = 100 / 直列化係数
- ALTLVDS_TXのtx_enableポートとALTLVDS_RXのrx_enableポートに接続します。
- C2:
- 周波数 = データレート / 直列化係数
- 位相シフト = [(-180 / 直列化係数) 360 度]
- デューティー・サイクル = 50%
- TX および RX 両方のパラレル・データ・レジスターのコアクロックとして使用され、 ALTLVDS_RXのrx_syncclock ポートに接続 (レシーバーが rx_syncclock する必要がある場合のみ)
PLL インテル FPGA IP、DPA およびソフト CDR モード (Cyclone V デバイスには適用されません) を使用する場合のALTLVDS_RXのクロック要件です。
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C0 - C2 は DPA またはソフト CDR モードを使用していない場合と同じです
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C3 は C0 設定と重複しており、 ALTLVDS_RXのrx_dpaclock 入力ポートに接続します。
PLL インテル FPGA IPのロックされた出力ポートは、DPA モードおよびソフト CDR モードを使用する場合、 ALTLVDS_RX インテル FPGA IPのpll_areset ポートに反転して接続する必要があります。
その他のクロックとデータのフェーズ関係については、外部 PLL モードオプションを使用せずに、ALTLVDS_RXおよびALTLVDS_TX・インターフェイスをインスタンス化し、Quartus® II ソフトウェアのメガファンクションをコンパイルし、各クロック出力のフリークエンシー、フェーズ・シフト、デューティー・サイクル設定をメモすることを推奨します。 これらは、「コンパイル =>フィッター => リソースセクション => PLL 使用概要」レポートに記載されています。 PLL インテル FPGA IPにこれらの設定を入力し、適切な出力を ALTLVDS_RX コアおよび ALTLVDS_TX インテル FPGA IP コアに接続します。