詳細
リコンフィグレーション・オプションが有効になっているフェーズ・ロック・ループ (PLL) に補正クロックが指定されていない場合、Quartus® II ソフトウェア・®デザイン・フィッターレポートでこの警告が表示される場合があります。
解決方法
再構成可能な PLL 向け PLL インテル® FPGA IPの PLL 補正ターゲットを設定するには、Quartus® II アサインメント・エディターで「マッチ PLL 補正クロック」アサインメントを作成します。
PLL クロックノードの構文は、アサインメント・エディターに保存するために固有でなければなりません。 ノード・ファインダーのコンパイル後フィルターの *divclk[* でフィルターを適用して、正しい名前を見つけます。
例えば：
clkrst:u_clkrst|adc_pll_ip:u_adc_pll_ip|adc_pll_ip_0002:adc_pll_ip_inst|altera_pll:altera_pll_i|altera_cyclonev_pll::cyclonev_pll|divclk[0]
divclk[0] は、この PLL インテル® FPGA IPインスタンスのカウンター CO に対応しています。
この回避策 / 修正は、リコンフィグレーション機能が有効になっている PLL に対して行われます。 リコンフィグレーション機能が有効になっていない PLL 向けの関連ソリューションをご覧ください。