F-タイル25GイーサネットIntel® FPGA IPユーザーガイド

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ID 750198
日付 2/09/2023
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ドキュメント目次
ドキュメント目次 x
1. 25G Intel FPGA IPユーザーガイドについて 2. このIPについて 3. はじめに 4. F-タイル25Gイーサネット Intel FPGA IPパラメーター 5. 機能の説明 6. リセット 7. インターフェイスおよび信号の説明 8. 制御、ステータス、統計レジスターの説明 9. EタイルハードIPユーザーガイド改訂履歴
2. このIPについて x
2.1. リリース情報 2.2. 特性 2.3. デバイス・ファミリー・サポート 2.4. パフォーマンスおよびリソース使用率
3. はじめに x
3.1. Intel® FPGA IPコアのインストールとライセンス取得 3.2. IPコアのパラメーターとオプションの指定 3.3. IP コアのシミュレーション 3.4. 生成ファイルの構造 3.5. IPコアのデザインへの統合 3.6. フルデザインのコンパイルおよびFPGAのプログラミング
3.1. Intel® FPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.5. IPコアのデザインへの統合 x
3.5.1. ピン･アサインメント 3.5.2. F-タイルのリファレンスとシステムPLLクロック Intel® FPGA IPの追加 3.5.3. 25Gイーサネット Intel FPGA IP IPコアの配置設定
5. 機能の説明 x
5.1. SDI IPコアの機能の説明 5.2. イーサネット伝送へのユーザーインターフェイス
5.1. SDI IPコアの機能の説明 x
5.1.1. F-タイル 25Gイーサネット Intel FPGA IP TX MACデータパス 5.1.2. 25 GbE TX PCS 5.1.3. F-タイル 25Gイーサネット Intel FPGA IP コア RX MAC データパス 5.1.4. リンク障害シグナリング・インタフェース 5.1.5. 25: RX PCSをリセットします。 5.1.6. フロー制御
5.1.1. F-タイル 25Gイーサネット Intel FPGA IP TX MACデータパス x
5.1.1.1. フレームパディング 5.1.1.2. プリアンブルの挿入 5.1.1.3. パケット間ギャップの生成と挿入 5.1.1.4. フレーム・チェック・シーケンス (CRC32) の挿入
5.1.3. F-タイル 25Gイーサネット Intel FPGA IP コア RX MAC データパス x
5.1.3.1. IPコアのプリアンブル処理 5.1.3.2. IPの形式が正しくないパケットの処理 5.1.3.3. Length/Typeフィールドの処理
5.1.3.3. Length/Typeフィールドの処理 x
5.1.3.3.1. 長さのチェック 5.1.3.3.2. RX CRC チェックと動的転送
5.1.6. フロー制御 x
5.1.6.1. TXポーズ/PFCフロー制御フレーム送信要求 5.1.6.2. XON/XOFF Pause Frames
5.2. イーサネット伝送へのユーザーインターフェイス x
5.2.1. 送信の順序 5.2.2. TX および RX データパスのビット順序
7. インターフェイスおよび信号の説明 x
7.1. ユーザーロジックに対するTX MACインターフェイス 7.2. ユーザーロジックに対するRX MACインターフェイス 7.3. トランシーバー 7.4. トランシーバー・リコンフィグレーション信号 7.5. Avalon® Memory Mapped管理インターフェイス 7.6. その他のステータス信号およびデバッグ信号 7.7. クロック信号 7.8. リセット信号
8. 制御、ステータス、統計レジスターの説明 x
8.1. TX MACレジスター 8.2. RX MACレジスター 8.3. Pause/PFC Flow Controlレジスター 8.4. Statisticsレジスター 8.5. Hard IPモード
8.4. Statisticsレジスター x
8.4.1. TX Statisticsレジスター 8.4.2. RX Statisticsレジスター
1. 25G Intel FPGA IPユーザーガイドについて
2. このIPについて
3. はじめに
4. F-タイル25Gイーサネット Intel FPGA IPパラメーター
5. 機能の説明
6. リセット
7. インターフェイスおよび信号の説明
8. 制御、ステータス、統計レジスターの説明
9. EタイルハードIPユーザーガイド改訂履歴

1. 25G Intel FPGA IPユーザーガイドについて

更新対象:
インテル® Quartus® Prime デザインスイート 22.3
IPバージョン 1.0.0
この翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ず英語版の最新資料をご確認ください。
このユーザー ガイドでは、 インテル® (F-タイル) デバイスの25Gイーサネット Intel FPGA IPに関する機能、アーキテクチャーの説明、インスタンス化の手順、およびガイドラインを提供します。

対象とする読者

このドキュメントの対象は次のとおりです。

  • システムレベルのデザイン・プランニング・フェーズでIPを選択するデザイン・アーキテクト
  • IPをシステムレベルのデザインに統合する際のハードウェアデザイン者
  • システムレベルのシミュレーションおよびハードウェア検証フェーズ中の検証エンジニア

関連資料

次の表に、25Gイーサネット Intel FPGA IP F-タイルプロトコルに関連するその他の参考資料を示します。
表 1.  関連文書
参照 説明
F-タイル 25Gイーサネット Intel FPGA IP デザイン例ユーザーガイド インテル® (F-タイル) デバイスを使用して25Gイーサネット Intel FPGA IPデザインサンプルをインスタンス化する方法についての情報を提供します。
25Gイーサネット Intel FPGA IP リリースノート 特定のリリースで25Gイーサネット Intel FPGA IPに対して行われた変更をリストします。
F-タイル・イーサネットIntel FPGA ハード IP ユーザー ガイド F-タイル・イーサネットIntel FPGA ハード IP ユーザー ガイドに関する機能、アーキテクチャーの説明、インスタンス化の手順、およびガイドラインを提供します。
F-タイル・アーキテクチャーとPMA および FEC Direct PHY IP ユーザー ガイド インテル® F-タイルのビルディング・ブロック、物理 (PHY) 層 IP、PLL、およびクロック・ネットワークのアーキテクチャーと実装の詳細に関する情報を提供します。

頭字語と用語集

表 2.  頭字語リスト
頭字語 拡張
ALM数 アダプティブ・ロジック・モジュール
AVMM Avalon® メモリーマップド・インターフェイス
AVST Avalon® ストリーミング・インターフェイス
AXI ARM corporation's Advanced Extensible Interface
CRC Cyclic redundancy code
-MMのCSR コントロール・レジスターおよびステータス・レジスター
EMIB Intel Embedded Silicon Bridge technology
FCQN Flow Control Queue Number
FPGA Field Programmable Gate Array
LAB ロジックアレイ・ブロック
MAC Media Access Control＝メディア・アクセス・コントロール
MLAB メモリー・ロジック・アレイ・ブロック（LAB）
PCS フィジカル・コーディング・サブレイヤ
PFC priority-based flow control
PHY Physical layer
PLLPLL PLL
PMA Physical Medium Attachment
QN Queue Number
レベル 2 の表題