VHDL: シングル・クロックによる真のデュアル・ポート RAM

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この例では、VHDL で同じクロック・サイクルにある、64ビット x 8ビットの同期する真のデュアルポート RAM デザインを、独立した読み込みまたは書き込み動作の任意の組み合わせで説明します。デザインユニットは、各ポートの書き込みイネーブル入力により、読み込みと書き込みの動作を同時に切り替えます。合成ツールは、HDL コードの RAM デザインを検出し、ターゲット・デバイスのアーキテクチャーに合わせて、altsyncram または altdpram メガファンクションを自動的に推論することができます。

図 1.シングル・クロックによる真のデュアル・ポート RAM

この例で使用しているファイルをダウンロード:

このデザインの使用には、インテル® デザイン例ライセンス契約の条件が適用されます。

表 1.シングル・クロックポートの設定による真のデュアル・ポート RAM

ポート名

タイプ

詳細

data[7:0], datab[7:0]

入力

ポート A およびポート B の 8ビットのデータ入力

addr_a[5:0]、addr_b[5:0]

入力

ポート A とポート B の 6ビットのアドレス入力

we_a、we_b

入力

ポート A とポート B のイネーブル入力を書き込み

clk

入力

クロック入力

q_a[7:0]、q_b[7:0]

出力

ポート A およびポート B の 8ビットのデータ出力