記事 ID: 000098506 コンテンツタイプ: エラッタ 最終改訂日: 2025/06/13

ソフト リセットを適用した後、および Agilex™ 7 F タイル イーサネット ハード IP でo_rx_pcs_readyが利用可能になる前に、リンクが失われるのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Agilex™ 7 F タイル・イーサネット・ハード IP 25G バリアントの予期しない動作により、 o_clk_rec_div と o_clk_revc_div64 の間に周波数の不一致があります。したがって、1つのクロックのサイリセットシーケンスでリンクの損失が観察され、Agilex™ o_rx_pcs_ready FタイルイーサネットハードIP 25Gバリアントで 利用可能 になる前に。

解決方法

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 24.2 で修正されています。

関連製品

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インテル® Agilex™ FPGA & SoC FPGA

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