記事 ID: 000098506 コンテンツタイプ: エラッタ 最終改訂日: 2024/04/05

ソフト リセットを適用した後、Agilex™™ 7 F タイル イーサネット インテル® FPGA Hard IP でo_rx_pcs_readyが利用可能になる前に、リンクが失われるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Agilex™ 7 F タイルイーサネット インテル® FPGA Hard IP 25G バリアントの予期しない動作により、 o_clk_rec_div と o_clk_revc_div64 の間に周波数の不一致があります。したがって、1つのクロック・リセット・シーケンスで、Agilex™™ F タイル・イーサネット インテル® FPGA Hard IP 25G バリアントで o_rx_pcs_ready が利用可能になる前に、リンクの損失が発生します。

    解決方法

    この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアの今後のリリースで修正される予定です。

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    本記事の適用対象: 1 製品

    インテル® Agilex™ FPGA & SoC FPGA

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