インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 22.1 の問題により、外部 VCXO デザイン例を備えた F タイル SDI II インテル® FPGA IPパラレル・ループバックは、SDI RX コアからの FVH 同期信号出力が、TX と RX の間でクロックを同期するために必要なドーターカード上の外部 VCXO をクロックする許容可能なソースではないため、SD-SDI ビデオ標準で必要なジッターよりも高くなっています。SD-SDI はサポートされている規格の一部であるため、この問題はトリプルレートおよびマルチレート SDI ビデオ標準に影響を与えます。 この問題は、このインテルによる TI LMH1983 チップ搭載 VCXO のデザイン実装に続く、インテル Agilex 7 FPGAデザインにも影響を与®えます。
この問題を回避するには、考えられる 2 つの解決方法のいずれかを使用します。
1. 外部 VCXO なしで F タイル SDI II インテル® FPGA IPパラレル・ループバックを 使用 するデザイン例。このデザインは、トリプルレートおよびマルチレート SDI ビデオ規格 (SD-SDI を含む) をサポートし、内部 PLL を使用して TX と RX の間でクロックを同期します。
2. TI LMH1981 などの外部同期クロック・セパレーター・チップを使用して、FVH タイミング信号を生成し、図 1 に示されているように外部 VCXO (TI LMH1983) に信号を供給します。TI LMH1981 外部クロック・セパレーターは、Nextera および Terasic 12G SDI-FMC ドーターカードで利用でき、ユーザーはこれに応じて TI LMH1981 に genlock 入力を供給する必要があります。
図 1。
