詳細
PCI* Express 向け P タイル・Avalon®・ストリーミング・インテル® FPGA IPからの pX_reset_status_n_o信号は 、バックツーバックのアサーションの数に関連する累積特性 pin_perst_n 含まれています。
各バックツーバック・pin_perst_n・イベントはキューに入れられ、次から次へと実行され、PCI* Express がリセットから出てpX_reset_status_n_o信号をデアサートするために必要な P タイル・Avalon®・ストリーミング・インテル® FPGA IPにかかる合計時間に影響が出ます。
図 1.ホストから 1 つのpin_perst_n®アサーションが発行された場合の PCI Express の動作に対する P タイル ・Avalon ・ストリーミングのインテル® FPGA IPを示しています。図 2。複数のpin_perst_nのアサーションが発行されたときに蓄積特性を示しています。
解決方法
PCI* Express 向け P タイル Avalon® ストリーミング・インテル® FPGA IP・ユーザーガイドが更新され、この情報が含まれます。