記事 ID: 000089968 コンテンツタイプ: トラブルシューティング 最終改訂日: 2025/06/18

Stratix® 10 FPGA LVDS SERDES IP で「RX ソフト CDR」モードを選択すると、「rx_dpa_hold」ピンが表示されるのはなぜですか。

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    LVDS SERDES インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 21.3 以降の問題により、RX ソフト CDR モードが選択されている場合、 rx_dpa_hold ピンの インテル® Stratix® 10 FPGA LVDS SERDES IP でデザインを生成およびコンパイルできます。

解決方法

rx_dpa_holdピンを無視して、未接続のままにしておくことができます。

この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアの今後のリリースで修正される予定です。

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インテル® Stratix® 10 FPGA & SoC FPGA

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