記事 ID: 000088942 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/01/09

イーサネット・ツールキットで [MAC クライアント・ループバック・モード] ボタンが選択されている場合、F タイル・イーサネット・インテル® FPGA Hard IPのデザイン例がパケットの 100% を通過できないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • インターフェイス
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v21.3 の問題により、F タイル・イーサネット・インテル® FPGA Hard IPのデザイン例では、イーサネット・ツールキットの「MAC クライアント・ループバック・モード」を使用する際に 100% のパケットを渡すことはできません。

    解決方法

    バージョン 21.3 では、この問題の回避策はありません。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Agilex™ 7 FPGA & SoC FPGA I シリーズ

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