記事 ID: 000087042 コンテンツタイプ: トラブルシューティング 最終改訂日: 2015/05/20

低レイテンシーの 40~100GbE IP コア 100GbE のバリエーションによっては、レジスターの値が間違っているため、期待される帯域幅より低IPG_COL_REM

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • イーサネット
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    低レイテンシー 40-100GbE IP コア IPG_COL_REM レジスター オフセット時0x406は、100GbE バリエーションで 10 進数の 20 の値を持つ必要があります および 40GbE バリエーションの 10 進数 4 の値。ただし、LL 40~ 100GbE IP コア v14.1 は、このレジスターを 4 in の値に設定します。 100GbE バリエーション。

    この問題は、使用するすべての LL 100GbE IP コアに適用されます。 LL 40-100GbE パラメーター・エディターでパケット間ギャップを指定します。

    この問題により、LL 100GbE IP コアの帯域幅が減少します。

    解決方法

    この問題を回避し、パケット間のギャップを修正するには を選択し、10 進数の 20 の値を IPG_COL_REM レジスターに書き込みます。 LL 100GbE IP コアのバリエーションに含まれるもの。

    この問題は、低レイテンシー 40 のバージョン 15.0 で修正されています。 および 100Gbps イーサネット MAC および PHY IP コア。

    関連製品

    本記事の適用対象: 1 製品

    インテル® プログラマブル・デバイス

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