UniPHY 対応 DDR2 および DDR3 SDRAM コントローラーで VHDL を選択すると Verilog HDL IP コアが提供されます

MegaWizard インターフェイスで VHDL を選択し、 UniPHY IP コアを搭載した DDR2 または DDR3 SDRAM コントローラー core は Verilog HDL に含まれている。

VHDL IP コアを生成するには、次の手順に従います。

1. テキストエディターでインテル® Quartus® \ip\altera\uniphy\lib\common_ddrx.tcl >II ディレクトリー。
2. 表示される文字列「 LANGUAGE 」を検索します。 次のコードで: append param_str ",LANGUAGE=[get_generation_property HDL_LANGUAGE]"
3. この行を次のコードに変更します。append param_str ",LANGUAGE=vhdl"
4. 次の文字列の検索を続けます。 LANGUAGE" " は次のコードに表示されます。if {[string compare -nocase [get_generation_property HDL_LANGUAGE] verilog] == 0} { add_file /.v {SYNTHESIS SUBDIR} puts "set_global_assignment -name VERILOG_FILE \[file join $::quartus(qip_path) .v\]" } else { add_file /.vhd {SYNTHESIS SUBDIR} puts "set_global_assignment -name VHDL_FILE \[file join $::quartus(qip_path) .vhd\]" }
5. if 行、else 行、ブロックをコメントアウトします。 」 のコードが「」にあるように、条件セクションのコード数 else ブロックは常に次のコードのように実行されます。# if {[string compare -nocase [get_generation_property HDL_LANGUAGE] verilog] == 0} { # add_file /.v {SYNTHESIS SUBDIR} # puts "set_global_assignment -name VERILOG_FILE \[file join $::quartus(qip_path) .v\]" # } else { add_file /.vhd {SYNTHESIS SUBDIR} puts "set_global_assignment -name VHDL_FILE \[file join $::quartus(qip_path) .vhd\]" # }
6. MegaWizard インターフェイスを使用して UniPHY ベースの生成 IP コア。

Verilog HDL IP コアを生成するには、元のコアを復元します。 common_ddrx.tcl ファイル。