クリティカルな問題
詳細
Nios II ベースのシーケンサーを使用したデザインの場合、シミュレーション VHDL 出力の生成時にエラーが発生する可能性があります。
解決方法
この問題を回避するには、手動で変更する必要があります。 特定のファイル:
- 次の3つの .vhd ファイルを探します。
次のような文字列で始まるファイル名:
dut_dut_e0_if0_p0_qsys_sequencer_cpu_inst_jtag_debug_moduleここでis プロジェクトに指定した名前を入力します。 - 3 つのファイルをそれぞれテキスト・エディターで開き、次を追加します。
次の 2 行から各ファイルの先頭まで:
library altera_mf; use altera_mf.altera_mf_components.all;