記事 ID: 000086782 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/12

EMIF トラフィック・ジェネレーター 2.0 がフェール信号を正しく主張しないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 外部メモリー・インターフェイス・インテル® Stratix® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 20.4 以前のバージョンで問題が発生したため、TG2 が TG_USER_WORM_EN = 1、TG_RETURN_TO_START_ADDR = 1、TG_ADDR_MODE = ランダムまたはランダムシーケンシャル、TG_WRITE / READ_REPEAT_COUNT > 1 のように設定されている場合、EMIF トラフィック・ジェネレーター 2.0 (TG2) が誤ってフェイル信号を主張することがあります。

    この問題は、ランダム・アドレス・ジェネレーターがアドレスをリセットする前にループの最後の繰り返しでリード / ライトが繰り返されるのを待たないため、TG2 で誤った比較が発生します。

    解決方法

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションバージョン 21.1 以降で修正されています。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Agilex™ FPGA & SoC FPGA
    インテル® Stratix® 10 FPGA & SoC FPGA

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