記事 ID: 000086687 コンテンツタイプ: エラーメッセージ 最終改訂日: 2021/03/17

エラー (14566): フィッターは既存の制約との競合により周辺コンポーネントを 1 つ配置できません (1 PHYLITE_GROUP)。

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    PHY Lite for Parallel Interfaces インテル® FPGA IPの制限により、同じ I/O バンクに複数の PHY Lite for Parallel Interfaces インテル FPGA IP配置されている場合に、上記のエラーメッセージが表示される場合があります。

    解決方法

    この問題を回避するには、複数の PHY Lite for Parallel Interfaces を同じ I/O バンクに配置インテル® FPGA IP避けてください。これは、各 PHY Lite for Parallel Interfaces インテル FPGA IPに特定の PLL 設定を必要とする特定のインターフェイス要件があるためです。ただし、特定のバンクで利用可能な PLL は 1 つだけです。

    関連製品

    本記事の適用対象: 3 製品

    インテル® Cyclone® 10 GX FPGA
    インテル® Arria® 10 FPGA & SoC FPGA
    インテル® Stratix® 10 FPGA & SoC FPGA

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