記事 ID: 000086657 コンテンツタイプ: トラブルシューティング 最終改訂日: 2016/12/13

Stratix 10 デザインで RAM 推論に失敗する原因

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションでは、Stratix® V または Arria® 10 で M20K と推測された RAM が、次のいずれかの理由でStratix 10 で推論されない場合があります。

    • Stratix 10 は True Dual Port (TDP) デュアルクロック RAM をサポートしません
    • Stratix 10 は混合幅 TDP RAM をサポートしません
    • Stratix 10 は、TDP RAM の「古いデータ」混合ポート読み込み時書き込み (RDW) 動作をサポートしません
    • Stratix 10 は、1:2 と 1:4 の比率で混合幅シンプル・デュアルポート (SDP) RAM のみをサポートします (1:8、1:16、1:32 はサポートされていません)

     

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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