記事 ID: 000086200 コンテンツタイプ: エラーメッセージ 最終改訂日: 2012/09/11

エラー: アサインメント・エラー: シグナル・アサインメント・ステートメントのソース inclk の幅は結果の幅と一致する必要があります

環境

  • PLL 数
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細 インテル® Quartus®® II ソフトウェア・バージョン 2.0 は、APEXを正しく制限します。™ II デバイス PLL の入力周波数が 420MHz に設定されている場合、ソフトウェアは誤って高速差動 (LVDS、LVPECL、HyperTransport™ テクノロジー) の入力クロックに同じ制限を設けます。APEX II デバイスは、ソリューションに記載されているように、最大 500MHz の LVDS 入力クロックをサポートします。 II デバイスがサポートする最大高速差動 (LVDS、LVPECL、HyperTransport テクノロジー) の入力クロック周波数APEX。

    この問題は、Quartus® II ソフトウェア・バージョン 2.1 で修正されました。

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