記事 ID: 000086127 コンテンツタイプ: トラブルシューティング 最終改訂日: 2016/02/10

Altera PLL メガファンクションにフラクショナル PLL を実装する場合、チャネル間隔フィールドの目的は何ですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

PLL のチャネル間隔は、出力分圧の効果の前に測定された合成出力周波数の希望の精度として定義されます。

このフィールドはAlteraで編集できます。® フラクショナル・モードが選択されている場合の PLL メガファンクション。間隔の粒度は、フェーズ周波数検出器 (PFD) 周波数 (fPFD) とデルタ・シグマ・変調器 (SSD) の解像度の関数です。 
例えば、24 ビットの場合、このチャネル間隔は fPFD/(2^24) の最小値になります。

この機能の適用または使用の面では、例えば 300MHz 出力クロックを合成して 100ppm 以上の精度が必要な場合、これは 30KHz 以下のチャネル・スペーシング要件に変換されます。これはメガファンクションに入るものです。

フラクショナル・モードでは、チャネル・スペーシングとループ・パフォーマンスの間にトレードオフがあることに注意してください。一般的なガイダンスは、アプリケーションで許容可能な最大チャネル間隔を使用することです。これにより、ループの最高のジッター性能と最速のロック時間が得られます。

関連製品

本記事の適用対象: 14 製品

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Cyclone® V SE SoC FPGA

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。