記事 ID: 000086026 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/07/27

デザイン・アシスタントは、10GBASE-R PHY v12.0 メガファンクションを含むArria V デザインに対して偽の警告を生成します。

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    Arria V デバイスファミリーを対象とするデザインおよび デザインを実行する場合、10GBASE-R PHY v12.0 メガファンクションが含まれています。 フィッティング後にアシスタントを使用すると、デザイン・アシスタントは以下を生成します。 4 つの重大警告:

    • Critical Warning (332012): Synopsys Design Constraints File file not found
    • Critical Warning (308019): (Critical) Rule C101: Gated clock should be implemented according to the Altera standard scheme
    • Critical Warning (308060): (High) Rule D101: Data bits are not synchronized when transferred between asynchronous clock domains
    • Critical Warning (308067): (High) Rule D103: Data bits are not correctly synchronized when transferred between asynchronous clock domains

    これらの警告はタイミング解析に関連するものです。 II ソフトウェア・バージョン 12.0 は、Arria V デバイスには対応していません。

    解決方法

    コンパイルおよび機能シミュレーションでは、安全に実行できます。 これらの警告は無視してください。

    関連製品

    本記事の適用対象: 1 製品

    Arria® V FPGA & SoC FPGA

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。