低レイテンシー 40~100GbE IP コアが、コントロール・インターフェイスとステータス・インターフェイスでAvalon-MM 仕様を誤って実装

低レイテンシー 40~100GbE IP コアの制御およびステータス・インターフェイス IP コアレジスターへのアクセスを提供し、実装することになっています Avalon-MM インターフェイス・スレーブ・プロトコル。ただし、IP コアは このプロトコルを正しく実装していない。具体的には、 status_waitrequest 出力 シグナルが仕様に準拠していません。IP コアは、以下を行います。 アプリケーションが入力または入力をデASSERT するまで、この信号を deassert しないでください。 status_read status_write 信号。

Avalon-MM プロトコルの仕様によると、マスター (アプリケーション) は、表明された読み取り / 書き込み要求信号を保持する必要があります。 スレーブが waitreの信号を取り出すまで。ただし、 現在の IP コアの実装では、IP コアは誤って マスターが読み取りまたは書き込み要求を主張する場合、複数のリクエスト すると、使用中の信号がインスサートされた際に信号が出力されます。

Avalon-MM 仕様の詳細については、次を参照してください。 を Avalon インターフェイスの仕様.

この問題を回避するには、アプリケーションが次の方法で問題を解決する必要があります。 新しい読み取り / 書き込みリクエスト (Assert status_read または status_write ) status_waitrequest 信号がディサートされている場合のみ、 または信号を保持する必要があります。 status_read status_write 1 つのクロックサイクルのみで高い。

この問題は、低レイテンシー 40 のバージョン 14.0 で修正されています。 100Gbps イーサネット MAC および PHY MegaCore ファンクションを搭載しています。