クリティカル警告: PLL クロック出力|wire_pll1_clk[0] コアに不正な出力周波数 <pll clock="" frequency="" high="" speed=""> 以下で指定する必要があります <device clock="" fmax="" network=""></device></pll>

Quartus® II ソフトウェアのバージョン 10.0、10.0 SP1、10.1、10.1 SP1 の問題により、外部 PLL モードを使用してALTLVDS_TXメガファンクションを実装すると、このクリティカル警告が表示される場合があります。外部 PLL モードを使用する場合、tx_inポートの前に RTL にレジスターを追加する必要があります。また、低速の「並列」または「coreclk」として使用される PLL 出力でクロックする必要があります。これらのレジスターは、データレートを唸卉係数で割った値に等しい「コアクロック」として使用する必要があります。

この問題は、tx_coreclockを選択した後、ALTLVDS_TX MegaWizard™ プラグイン・マネージャーの[全般] ページで[外部 PLLの使用]オプションを有効にした後で、[周波数 / PLL 設定] ページのパラメーターを使用して [tx_in] 入力ポートの値をtx_inclockした場合に発生します。Quartus® II ソフトウェアの問題により、PLL からの高速クロックがレジスターに接続されるように、ALTLVDS_TXバリエーション・ファイルが誤って書き込まれる可能性があります。これは、デバイスのクロック・ネットワーク Fmax に違反している可能性があります。

デザインがこの問題の影響を受けているかどうかを確認するには、バリエーションファイルを開き、次のパラメーターまたは汎用を検索します。

• Verilog HDL (defparam セクション): ALTLVDS_TX_component.registered_input
• VHDL (GENERIC MAP セクション): registered_input

OFF外部 PLL モードを使用する場合は、適切なパラメーターを指定してください。この値が正しく設定されていない TX_CORECLOCK 可能性があります TX_INCLOCK 。

この問題を解決するには、次の手順に従ってください。

1. MegaWizard プラグイン・マネージャーを使用してALTLVDS_TXの表示を開きます。
2. [全般] ページで、[外部 PLLを使用する] オプションを無効にします。
3. [周波数 / PLL 設定]ページで、[Register 'tx_in' input Port] オプションを無効にします。
4. [全般] ページに戻り、[外部 PLLを使用する] オプションを再度有効にします。
5. [完了] をクリックしてバリエーションファイルを変更します。

この問題は、Quartus® II ソフトウェア・バージョン 11.0 から修正されています。