詳細
Stratix® III およびStratix IV デバイスでは、入力クロックピン、PLL カウンター出力、およびクロック制御ブロック入力間のマッピングは次のとおりです。
-
inclk[0] および inclk[1]- デバイスの同じ側にある 4 つの専用クロックピンのいずれかによって供給可能
-
inclk[2]- デバイスの同じ側にある 2 つのセンター PLL から PLL カウンター C0 および C2 で供給可能
-
inclk[3]- デバイスの同じ側にある 2 つの中央 PLL から PLL カウンター C1 および C3 から供給可能
これらのクロックソースを動的に選択するには、デザインに ALTCLKCTRL メガファンクションを使用できます。
角 PLL (L1、L4、R1、R4) と対応するクロック入力ピン (PLL_L1_CLKなど) は、GCLK ネットワークの動的選択をサポートしていません。
コーナー PLL (L1、L4、R1、R4) および対応するクロック入力ピン (PLL_L1_CLKなど) からの GCLK および RCLK ネットワークのクロックソース選択は、Quartus® II ソフトウェアによって生成されたコンフィグレーション・ファイル(.sof または .pof)のコンフィグレーション・ビット設定を使用してスタティックに制御されます。