詳細
Stratix® V、Arria® V、Cyclone® V トランシーバー・デバイス上でトランシーバー TX PLL として fPLL を使用する場合、ネイティブ PHY インテル® FPGA IPに接続するのに使用される出力クロックは、fPLL のダイナミック・リコンフィグレーションが有効かどうかによって異なります。
解決方法
fPLL のダイナミック・リコンフィグレーションが有効でない場合、fPLL の「outclk_0」ポートをネイティブ PHY の「ext_pll_clk」ポートに接続する必要があります。
fPLL のダイナミック・リコンフィグレーションが有効になっている場合、ネイティブ PHY の「ext_pll_clk」ポートに fPLL の「phout[0]」ポートに接続する必要があります。PLL パラメーター・エディターの「設定」タブの「PLL DPA 出力ポートへのアクセスを有効にする」オプションを選択することで、「phout」ポートが有効になります。