記事 ID: 000085093 コンテンツタイプ: トラブルシューティング 最終改訂日: 2015/02/16

パラレル・フラッシュ・ローダー (PFL) IP はいつflash_nreset信号を主張しますか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

flash_nreset信号は、次のいずれかの場合にインサーティブされます。

(1) PFL デザインのデバイスの電源がオンまたは構成されている。
(2) pfl_nreset入力信号がアサードされます。
(3) PFL でプログラミング・モードが有効になっている場合、インテル® Quartus® II プログラマーがフラッシュメモリーのプログラミングに使用する場合。

flash_nresetを表明する場合は、pfl_nresetを使用して PFL をリセットします。

関連製品

本記事の適用対象: 12 製品

Stratix® V FPGA
Stratix® IV FPGA
Stratix® III FPGA
インテル® MAX® 10 FPGA
MAX® V CPLD
MAX® II CPLD
Cyclone® V FPGA & SoC FPGA
Cyclone® IV FPGA
Cyclone® III FPGA
インテル® Arria® 10 FPGA & SoC FPGA
Arria® V FPGA & SoC FPGA
Arria® II FPGA

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