クロック共有が有効になっている場合にハーフレート・クロックが接続されない

ハイパフォーマンスのメモリー・コントローラーを生成する場合 コントローラー II と マルチコントローラー・クロック共有 オプション SOPC Builder で有効になっている場合、ハーフレート・クロックは接続されていません。

この問題は、高性能を使用するすべてのデザインに影響します。 マルチコントローラー・クロックを備えたコントローラー II アーキテクチャー SOPC Builder で共有オプションが有効になっています。

共有 PLL コントローラー用の内部ハーフレート・ブリッジ 機能しません。

ハーフレート・クロックを接続するには、次の手順を実行します。

1. 共有 PLL コントローラーのトップレベルの編集 次のようにハーフレート・クロック入力ポートを含めるファイル 例：

Verilog HDL

module ( sys_clk_in, soft_reset_n, sys_half_clk_in input sys_clk_in;入力 sys_half_clk_in; input soft_reset_n; .sys_clk_in(sys_clk_in),.sys_half_clk_in (sys_half_clk_in).soft_reset_n(soft_reset_n),

VHDL

ENTITY IS PORT ( sys_clk_in : IN STD_LOGIC;sys_half_clk_in : IN STD_LOGIC; soft_reset_n : IN STD_LOGIC; COMPONENT _controller_phy PORT ( sys_clk_in : IN STD_LOGIC; sys_half_clk_in: IN STD_LOGIC; soft_reset_n : IN STD_LOGIC; sys_clk_in => sys_clk_in,sys_half_clk_in => sys_half_clk_inaux_full_rate_clk => aux_full_rate_clk,

2. SOPC トップレベル・ファイルを編集してハーフレートを接続します。 次のようにソースから共有コントローラーにクロックを供給します。 例：

Verilog HDL

the_ ( .soft_reset_n (clk_0_reset_n), .sys_half_clk_in (<のname_master>_aux_half_rate_clk_out)、 .sys_clk_in ( _phy_clk_out)

VHDL

component is port ( -- inputs: signal soft_reset_n : IN STD_LOGIC;信号 sys_half_clk_in: IN STD_LOGIC; signal sys_clk_in : IN STD_LOGIC; the_ : port map( soft_reset_n => clk_0_reset_n, sys_half_clk_in => out_clk_<のname_master>_aux_half_rate_clk、< sys_clk_in => internal_ のname_master>_phy_clk_out

この問題は今後修正される予定です。