詳細
Altera®は、JTAG 入力信号 TCK、TMS、TDI の立ち上がりおよび立ち下がり時間の仕様を提供しません。
[Input Signal Edge Rate] (入力信号エッジレート) を参照できます。 このトピックの詳細については、ガイダンス (PDF) のホワイトペーパーをご覧ください。
環境
BUILT IN - ARTICLE INTRO SECOND COMPONENT
関連製品
本記事の適用対象: 38 製品
Cyclone® V GX FPGA
Arria® V GZ FPGA
Stratix® V GS FPGA
Stratix® II GX FPGA
Stratix® II FPGA
Arria® V GX FPGA
Stratix® V GT FPGA
Arria® V GT FPGA
HardCopy™ III ASIC デバイス
Stratix® III FPGA
Stratix® IV GX FPGA
Arria® II GX FPGA
Arria® II GZ FPGA
Stratix® IV GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Stratix® FPGAs
MAX® V CPLD
Stratix® GX FPGA
Arria® GX FPGA
Cyclone® V SX SoC FPGA
Cyclone® V ST SoC FPGA
HardCopy™ IV GX ASIC デバイス
Cyclone® V SE SoC FPGA
Cyclone® IV E FPGA
Arria® V SX SoC FPGA
Arria® V ST SoC FPGA
インテル® Cyclone® FPGA
MAX® II CPLD
MAX® II Z CPLD
HardCopy™ IV E ASIC デバイス
Cyclone® III LS FPGA
Stratix® IV E FPGA
Cyclone® V GT FPGA
Cyclone® III FPGA
Stratix® V GX FPGA
Cyclone® IV GX FPGA
Cyclone® II FPGA