記事 ID: 000084734 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/06/30

トランシーバー Tx シグナル・インテグリティーに関して、Stratix® V GX プロダクション・シリコン・デバイスの BER を増加させる既知の問題はありますか?

環境

    インテル® Quartus® II サブスクリプション・エディション
    パラレル・インターフェイスの PHY Lite インテル® Stratix® 10 FPGA
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

はい。Quartus® II ソフトウェア・バージョン 12.0、12.0SP1、12.0SP2 のバグにより、Stratix® V GX 製品デバイスのトランシーバー Tx ピンに定期的な不具合が生じる場合があります。

このグリッチにより Tx ジッターがわずかに増加し、ビット・エラー・レート (BER) がわずかに高くなる可能性があります。

解決方法

この問題を解決するには、適切なパッチを以下にインストールします。

Quartus® II ソフトウェア・バージョン 12.0 dp2 向けパッチ

Quartus® II ソフトウェア・バージョン 12.0 dp3 向けパッチ

Quartus® II ソフトウェア・バージョン 12.0 SP1 向けパッチ

Quartus® II ソフトウェア・バージョン 12.0 SP2 向けパッチ

パッチをインストールした後で、トランシーバー PHY および / または QSYS システムを再生成し、プロジェクトを再コンパイルします。

関連製品

本記事の適用対象: 2 製品

Stratix® V GX FPGA
Stratix® V FPGA

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