クリティカルな問題
詳細
Arria® 10 デバイスをターゲットとするデザインがより多くインスタンス化されている場合 I/O フェーズ・ロック・ループ (PLL) は、I/O PLL リソースの数より多い デバイスで利用可能なインテル® Quartus® Prime 開発ソフトウェアがエラーを発行します。 エラーメッセージに表示される I/O PLL の数は、 デザインのAltera® IP がこの番号より大きい可能性があります。 解析および合成に記録された I/O PLL の数より レポート。
例えば、外部メモリー・インターフェイス (EMIF) IP は、 占有する I/O バンクごとに 1 個の I/O PLL。フィッターは、 デザインが使用する実際の I/O PLL の数を以下に基づいて指定します。 ピン配列要件。I/O PLL の数が次により決定される場合、 フィッターがデバイス上で利用可能な I/O PLL の数を超え、 エラーが発生しました。
I/O PLL を消費するAltera IP のその他の例には、 低レイテンシー 40 および 100 ギガビット/秒イーサネット (GbE) IP コア、 ALTERA LVDS SERDES IP コア、Altera PHYLite IP コア、SerialLite III ストリーミング IP コア。
解決方法
デザインの I/O PLL の数を削減します。Altera推奨 次の戦略:
- デザインの一部の I/O PLL IP を変換する を整数モードのフラクショナル PLL (fPLL) IP に変換します。
- EMIF、LVDS SERDES、PHYLite は、I/O PLL を消費するAltera 使用するために追加のコアクロックを生成できる IP コア。お客様が デザインにはこれらの IP コアが含まれています。追加のコアの生成を検討してください クロックで I/O PLL 需要を削減します。IP パラメーター・エディターで、 既存の PLL に基づいて追加のコアクロックを指定 オプション をクリック します。
- より少ない I/O バンクを使用するように EMIF IP のピンアウトを変更します。対象: 特定の構成では、EMIF IP パラメーター・エディターは次の情報を報告します。 可能な I/O バンクが最も少なくなります。を参照してください。 Arria 10 EMIF IP の一般的なピンアウト・ガイドライン 外部メモリー・インターフェイス・ハンドブック Vol.2: デザイン 詳細については、ガイドライン をご覧ください。
- イーサネット IP で TX PLL 共有オプションを有効にして、 単一の I/O PLL を共有するための複数のイーサネット・インスタンス。例えば 低レイテンシー 40 および 100 GbE IP パラメーター・エディターで、[ 使用 ] を選択します。 [メイン] タブの外部 TX MAC PLL オプション。 を参照してください。 低レイテンシーの外部 TX MAC PLL セクション 40Gbps および 100Gbps イーサネット MAC および PHY MegaCore ファンクションユーザーガイド 詳細を参照してください。