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Verilog デザイン内で VHDL モジュールをインスタンス化するには、2 つのファイルが同じディレクトリーにあり、コンパイル用にプロジェクトに追加されていることを確認します。次に、Verilog ファイル内の名前で低レベルの VHDL デザインをインスタンス化するだけです。
以下は、bottom_vhdl.vhd と呼ばれる下位レベルの VHDL ファイルをインスタンス化する、top_ver.v と呼ばれるトップレベルの Verilog ファイルの例です。
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module top_ver (p, q, out);
input q, p;
output out;
bottom_vhdl u1 (.a(q), .b(p), .c(out));
endmodule
VHDL file (bottom_vhdl.vhd)
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY bottom_vhdl IS
PORT (a, b : IN std_logic;
c : OUT std_logic);
END bottom_vhdl;
ARCHITECTURE a OF bottom_vhdl IS
BEGIN
Process (a, b)
BEGIN
c
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