記事 ID: 000084233 コンテンツタイプ: トラブルシューティング 最終改訂日: 2016/01/26

抽象 PHY を使用する際、2 回目の RTL シミュレーションの実行中に、外部メモリー・インターフェイス インテル® Arria® 10 FPGA IP がリセットされたままの理由は何ですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • リセット
  • シミュレーション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    [外部メモリー・インターフェイス インテル® Arria® 10 FPGA IP パラメーター・エディターの診断 ] タブでは、抽象 PHY オプションを選択して、外部メモリー・インターフェイス インテル® Arria® 10 FPGA IP の RTL シミュレーションを高速化できます。

    最初のシミュレーション実行時に、 altera_emif_nios_force_abphy.sv ファイルが信号力で更新され、PHY キャリブレーションを実装します。

    解決方法

    最初のシミュレーション実行が完了したら、シミュレーションを再実行する前に、シミュレーション・ファイルセットを再コンパイルする必要があります。

    シミュレーションを実行する前にファイルセットを再コンパイルしないと、入力 global_reset_n 信号がデアサートされている場合でも、PHY はリセットされた状態で表示されます。

    関連製品

    本記事の適用対象: 3 製品

    インテル® Arria® 10 GT FPGA
    インテル® Arria® 10 GX FPGA
    インテル® Arria® 10 SX SoC FPGA

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