Quartus® II ソフトウェア・バージョン 7.1 では、ALTMEMPHY メガファンクション・タイミング制約ファイル (SDC 形式) に既知の問題があります。これらの問題は、専用 PLL クロック出力を使用してメモリークロックを駆動オプションを有効にして複数のメモリー・コントローラーを実装するStratix® II デザインのタイミング・クロージャーに影響します。複数の DDR コントローラー (または ALTMEMPHY のインスタンス化) に対して適切なタイミング分析を実行するには、プロジェクトに追加の SDC ファイルを追加して、 すべてのインスタンス化のクロックを正しく設定します。
以下の例では、デザインに 2 つの DDR2/DDR ハイパフォーマンス・コントローラー MegaCore®インスタンスがあり、core1およびcore2のラッパー名が付きます。MegaWizard® プラグイン・マネージャーは、メモリー・インターフェイスを制約するために core1_phy_ddr_timing.sdcと core2_phy_ddr_timing.sdcの2 つのファイルを作成します。デザインが ALTMEMPHY メガファンクションを (独自のコントローラーで) 直接インスタンス化する場合、ファイル名にはファイル名の_phy部分は含まれません。
このデザインには、次の制約を含むaltemphy_general.sdc という新しい SDC ファイルが必要です。
set pll_inclk *core1_phy_alt_mem_phy_sii_inst|clk|*|altpll_component|pll|inclk\[0\]
foreach_in_collection c [get_pins -compatibility_mode ] { }
set pll_ref_clk [get_node_info -name ]
create_clock -period 10.000
set pll_inclk *core2_phy_alt_mem_phy_sii_inst|clk|*|altpll_component|pll|inclk\[0\]
foreach_in_collection c [get_pins -compatibility_mode ] { }
set pll_ref_clk [get_node_info -name ]
create_clock -period 10.000
この例では、コントローラー / PHY の 2 つのインスタンス化を示します。デザインに対して、クロックを適切に制約する同様の SDC ファイルを作成してください。各コントローラー / PHY について、上記の SDC コマンドの名前をインスタンス化名と一致するように変更し、create_clockラインのクロック期間を ALTMEMPHY メガファンクションに提供される基準クロックの期間に合わせて変更します。 インスタンス化が 2 つ以上のデザインの場合、各インスタンスに必要な 4 行を繰り返します。