詳細
はい。インテル®Quartus® II ソフトウェア・バージョン 9.0 がリリースされて以来、DDIO 出力遅延チェーンのタイミング・モデルは、® III デバイス用Stratix更新されています。これらの遅延チェーンは、Quartus® II ソフトウェアのバージョン 9.0 以前で正しくモデリングされていませんでした。DDIO 出力遅延チェーンは、Quartus® II ソフトウェア・コンパイル・レポートのd elay チェーンの要約セクションで「T4(DDIO_MUX)」として識別され、ユーザー・プログラマブルではありません。 インテル® Quartus® II ソフトウェア・バージョン 9.0 SP1 のタイミングモデルがこの問題を解決するために更新されました。このアップデートにより、デザインに二重データレート出力を実装するハードウェア機能上の障害が発生する可能性がなくなります。
この問題は、ALTDDIO_OUT、ALTDQ_DQS、および ALTMEMPHY メガファンクションを使用して二重データレート出力を実装するすべてのStratix III デザインに影響を与えます。デザインにこれらのメガファンクションのいずれかが実装されている場合、インテル® Quartus® II ソフトウェア・バージョン 9.0 SP1 でタイミング・マージンを再分析するには、次の手順に従ってください。
さらに、デザインに平準化を伴う DDR3 DIMM インターフェイスまたは DDR3 コンポーネント・インターフェイス (アドレス / コマンド信号のデイジーチェーントポロジー) が実装されている場合、ライト・レベリング遅延チェーンのタイミングモデル変更の詳細については、以下の関連ソリューションを参照してください。