記事 ID: 000083319 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/02/09

高度な SEU 検出およびフォルト・インジェクション IP

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    高度な SEU 検出インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime 開発ソフトウェアの問題により、制約のないクロックに関するタイミング・アナライザーの警告が表示される場合があります。

SEU IP (高度な SEU 検出およびフォルト・インジェクション IP) を適切に動作させるために、タイミング制約が必要です。ユーザーは、Synopsys* Design Constraint (.sdc) ファイルでこれらの制約を提供する必要があります。

 

 

解決方法

この問題を回避 するには、これらの 制約を既存の SDC 制約 ファイルに直接追加するか、別のファイル (例えば、「seu_constraints.sdc」) に追加します。

 

# SEU IP の制約

create_clock -name intosc -period 10.000 [get_nets {*|alt_fault_injection_component|alt_fi_inst|intosc}]

create_generated_clock -name emr_unloader_STATE_CLOCKHIGH -source [get_nets {*|alt_fi_inst|intosc}] [get_keepers {*altera_emr_unloader:emr_unloader_component|current_state。STATE_CLOCKHIGH}]

create_generated_clock -name asd_current_state_MISS -source [get_nets {*|alt_fi_inst|intosc}] [get_keepers {*|asd_cache:asd_cache_inst|current_state。STATE_MISS}]

create_generated_clock -name asd_cpuread_oneshot -source [get_nets {*|alt_fi_inst|intosc}] [get_keepers {*|asd_cache:asd_cache_inst|asd_ext_oneshot:cpuread_oneshot|last}]

 

set_clock_groups -exclusive -group [get_clocks {emr_unloader_STATE_CLOCKHIGH}]

set_clock_groups -exclusive -group [get_clocks {asd_current_state_MISS}]

set_clock_groups -exclusive -group [get_clocks {asd_cpuread_oneshot}]

 

 

関連製品

本記事の適用対象: 4 製品

インテル® Arria® 10 FPGA & SoC FPGA
インテル® Cyclone® 10 FPGA
Arria® V FPGA & SoC FPGA
Stratix® V FPGA

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