記事 ID: 000083268 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

デモ・テストベンチは、一部の迅速なIO バリエーションでは失敗する可能性があります

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    入力 / 出力 Avalon-MM を実装する RapidIO バリエーション マスターまたはスレーブの論理レイヤー・モジュールと、Stratix IV GX をターゲットとする または II GX デバイスArriaシミュレーションに失敗し、次のエラーメッセージが表示されます。 シグナルが期待値を持っていなかったことを示します。問題は次の原因です。 IP 機能シミュレーション・モデルにおける初期化されていない RTL パラメーター。.

    これらの RapidIO バリエーションでは、シミュレーションを正常に実行できません。 デモンストレーション・テストベンチ。

    解決方法

    この問題を回避するには、IP 機能シミュレーションを再生成します。 コマンドラインオプションを使用してモデルを quartus_map 作成します SIMGEN_RAND_POWERUP_FFS=OFF

    次のスクリプトは DUT にこのコマンドを提供し、 テストベンチの兌云 RIO (RapidIO MegaCore の場合) すべてのモジュールをインスタンス化する機能のバリエーション。再生成に使用するには IP 機能シミュレーション・モデルを使用して、IP 機能シミュレーション・モデルのファイル名を更新します。 変更、適切なデバイスと HDL を使用したコマンドの変更、 バリエーションのモジュールを参照する行を削除します。 含まれません。

    スクリプトを実行するか、対応するコマンドを次のメニューに入力します。 すべてのソースファイルを含むディレクトリー。

    #!/bin/sh #Modify the following lines with the correct device and HDL information. #Parameter CBX_HDL_LANGUAGE=Verilog or VHDL #Parameter --family is one of {stratixiv, arriaiigx, cycloneiv, arriagx, stratixiigx}. #Regenerate the IP functional simulation model for the DUT: quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWER_UP_FFS=OFF" --family=stratixiv --source="./rio_rio.v" --source="./rio_riophy_gxb.v" --source="./rio_phy_mnt.v" --source="./rio_riophy_xcvr.v" --source="./rio_riophy_dcore.v" --source="./rio_riophy_reset.v" --source="./rio_concentrator.v" --source="./rio_drbell.v" --source="./rio_io_master.v" --source="./rio_io_slave.v" --source="./rio_maintenance.v" --source="./rio_reg_mnt.v" --source="./rio_transport.v" rio.v #Regenerate the IP Functional Simulation Model for SISTER cp rio_rio_sister.v rio_sister_rio.v cp rio_riophy_gxb_sister.v rio_sister_riophy_gxb.v quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWERUP_FFS=OFF" --family=stratixiv --source="./rio_sister_rio.v" --source="./rio_sister_riophy_gxb.v" --source="./rio_phy_mnt_sister.v" --source="./rio_riophy_xcvr_sister.v" --source="./rio_riophy_dcore_sister.v" --source="./rio_riophy_reset_sister.v" --source="./rio_concentrator_sister.v" --source="./rio_drbell_sister.v" --source="./rio_io_master_sister.v" --source="./rio_io_slave_sister.v" --source="./rio_maintenance_sister.v" --source="./rio_reg_mnt_sister.v" --source="./rio_transport_sister.v" rio_sister_rio.v

    この問題は、将来のバージョンの RapidIO で修正される予定です。 MegaCore ファンクション

    関連製品

    本記事の適用対象: 3 製品

    Arria® II FPGA
    Stratix® IV FPGA
    Arria® II GX FPGA

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