記事 ID: 000083199 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

インテル® Stratix® 10 低レイテンシー 40Gbps イーサネット IP コアが、フレーム長が 0x10000 以上の場合、特大パケットの検出とフラグに失敗するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Arria® 10 および Stratix® V 向け低レイテンシー 40G イーサネット・インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    コードの制限により、インテル® Stratix® 10 Low Latency 40-Gbps イーサネット IP コアのフレーム長カウンターは、フレーム長が 0x10000h バイト以上の場合にオーバーフローします。インテル® Stratix® 10 Low Latency 40-Gbps イーサネット IP は、パケット長が MAX_TX_SIZE_CONFIG/MAX_RX_SIZE_CONFIG レジスターで定義されている長さより長いことを検出できません。そのため、オーバーサイズ・フレーム・カウンター・レジスターは、オーバーサイズ・フレームの受信を示すために増加しません。

    解決方法

    この問題を回避するには、0x10000h バイト未満のフレーム長を使用してください。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・バージョン 18.1 以降修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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