記事 ID: 000083184 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

GXB トランシーバーおよびトランシーバー・リコンフィグレーション・コントローラーのメガファンクションを備えたStratix V デザインのアンコンストライント・クロック

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • イーサネット
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    Stratix V デザインでフルタイミング解析を実行する場合 GXB トランシーバー・ブロックとトランシーバー・リコンフィグレーションを含むトランシーバー・リコンフィグレーション コントローラーのメガファンクションを使用すると、Time当社のタイミング・アナライザーが以下の機能を報告します。 アンコンストラント・クロック。タイミングレポートには以下が表示されます。

    alt_xcvr_arbiter:pif[0].pif_arb|grant[0] was determined to be a clk but was found wt/o an associated clock assignment

    この問題は、GXB トランシーバーを含むStratix V デザインに影響します。 ブロックおよびトランシーバー・リコンフィグレーション・コントローラーのメガファンクション

    解決方法

    回避策はありません。この問題は今後修正される予定です。 3 スピード・イーサネット MegaCore ファンクションの数です。

    関連製品

    本記事の適用対象: 1 製品

    Stratix® V FPGA

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