記事 ID: 000083085 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/03/26

生成された 10 100G イーサネット・ソフト IP (RS-FEC 対応) サンプルデザインインテル® Stratix®シミュレーションが完了しないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Arria® 10 および Stratix® V 向け低レイテンシー 100G イーサネット・インテル® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime Pro ソフトウェア・バージョン 17.1.1 で生成されたサンプルデザインのシミュレーション・テストベンチの問題により、シミュレーションが完了しません。 シミュレーションがパケット 10 でハングアップしているのを以下に示します。

     

    ***************************************************

    Recieve Ready ************

    ***************************************************

    テストデータの送信

    ** 送信パケット 1...

    ** 送信パケット 2...

    ** 送信パケット 3...

    ** 送信パケット 4...

    ** 送信パケット 5...

    ** 送信パケット 6...

    ** 送信パケット 7...

    ** 送信パケット 8...

    ** 送信パケット 9...

    ** 送信パケット 10...

    解決方法

    この問題を回避するには、元の生成された testbench /example_testbench/basic_avl_tb_top.v をこの新しい testbenchに置き換えます。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のバージョンで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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