記事 ID: 000083085 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/03/26

RS-FEC デザイン例で生成された Stratix® 10 100G イーサネットソフト IP がシミュレーションを完了できないのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    Arria® 10 および Stratix® V 向け低レイテンシー 100G イーサネット・インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション 17.1.1 で生成されたサンプルデザインのシミュレーション・テストベンチの問題により、シミュレーションを完了できません。次に示すように、パケット 10 でシミュレーションがハングします。

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レディー・******************の受信

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テストデータの送信

** パケット 1 を送信しています...

** パケット 2 を送信しています...

** パケット 3 を送信しています...

** パケット 4 を送信しています...

** パケット 5 を送信しています...

** パケット 6 を送信しています...

** パケット 7 を送信しています...

** パケット 8 を送信しています...

** パケット 9 を送信しています...

** パケット 10 を送信しています...

解決方法

この問題を回避するには、生成された元のテストベンチ <サンプル project>/example_testbench/basic_avl_tb_top.v をこの新しい テストベンチに置き換えます。

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションで修正される予定です。

関連製品

本記事の適用対象: 1 製品

インテル® Stratix® 10 FPGA & SoC FPGA

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