クリティカルな問題
詳細
CPRI RE スレーブでは、トランシーバー PLL 基準クロックは次の条件で動作します。 正しく接続されていません。
この問題により、RE スレーブがリンク・ネゴシエーションを完了できなくなります。 Arria V および Stratix V デバイスで正常に動作します。
解決方法
ターゲットの CPRI RE スレーブ・インスタンスでこの問題を解決するには Arria V または V デバイスStratix場合、< プロジェクトを編集する必要があります。 name>_002.v ファイルを生成した後で CPRI インスタンス。テキスト・エディターでは、次の代替操作を実行します。
- Rx トランシーバー () との接続において、
inst_rx_xcvr次に置き換えますpll_ref_clk (inst_cpri_phy_pll_inclk_clk)。 新しいテキストpll_ref_clk (inst_cpri_phy_pll_ref_clk_clk)が表示されます。 - Tx トランシーバーへの接続で (
inst_tx_xcvr) 次に置き換えますpll_ref_clk (inst_cpri_phy_pll_ref_clk_clk)。 新しいテキストpll_ref_clk (inst_cpri_phy_pll_inclk_clk)が表示されます。
この問題は、CPRI MegaCore ファンクションのバージョン 12.1 で修正されています。