クリティカルな問題
詳細
この問題は DDR3 製品に影響を与えています。
最終的なタイミングモデル以外のモデルのため、Address and Command と Address and Command は CK クロック関係、および DQS と CK クロックの関係 クオーターレート DDR3 デザインのタイミング・モデル・チェックに失敗する可能性があります。 V デバイスをArriaします。結果として得られる設計は堅牢でないことが証明できます。 ハードウェアで。
解決方法
堅牢でないことが判明したデザインの回避策 ハードウェアでは、SDC に次のタイミング制約を追加します ファイル：
set_clock_uncertainty -from [get_clocks ]
-to [get_clocks ] -add -setup 0.400
set_clock_uncertainty -from [get_clocks ]
-to [get_clocks ] -add -hold -0.400
追加のタイミング制約により、デザインの堅牢性が高くなります。 幅広いフィッターシードに渡って。ただし、タイミング解析は それでも、アドレスとコマンドの比較を CK クロックおよび DQS とレポートします。 CK クロック・リレーションのエラー。追加のタイミング制約 すべてのフィッターシードで有効であるとは限りません。
この問題は今後のリリースで修正される予定です。