記事 ID: 000082952 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/12/05

シミュレーションで、イーサネット 10G MAC インテル® FPGA IPの XGMII インターフェイスが未知の状態で最後の数バイトのデータを出力する理由は何ですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • イーサネット 10G MAC インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    シミュレーション開始後にイーサネット 10G MAC インテル® FPGA IPのcsr_reset 信号が一度もトグルしない場合、上記の問題が発生する可能性があります。

    解決方法

    この問題を回避するには、シミュレーション開始時に csr_reset信号 を 1 回トグルする必要があります。

    関連製品

    本記事の適用対象: 6 製品

    Cyclone® IV FPGA
    Cyclone® V FPGA & SoC FPGA
    Arria® V FPGA & SoC FPGA
    Stratix® IV FPGA
    Stratix® V FPGA
    Arria® II FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。