記事 ID: 000082879 コンテンツタイプ: トラブルシューティング 最終改訂日: 2015/02/05

Quartus® II ソフトウェア・バージョン 13.0 SP1 の I/O パスでセットアップ時間違反が発生する原因

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® II ソフトウェア・バージョン 13.0 SP1 の Cyclone® V デバイスで、ハード・メモリー・コントローラー (HMC) ピンを I/O ピンとして使用する I/O パスでセットアップ時間違反が発生する場合があります。HMC ピンを使用する I/O 信号は、HMCPHY_REのルーティング・エレメントを使用してルーティングされ、他のピンと比較して配線遅延が著しく高くなります。

これらのルーティング遅延は、Quartus® II ソフトウェア・バージョン 13.0 SP1 のCyclone® V タイミングモデルの一部であり、以前のタイミングモデルには含まれていませんでした。

解決方法

HMC DQ ピンを高速信号の入力ピンとして使用しないでください。

HMC DQ およびコマンドピンを高速信号の出力ピンとして使用しないでください。

Cyclone V デバイス・ピンアウト・ファイルの HMC ピン 列を参照して、ターゲット・デバイスの HMC ピンを識別できます。

関連製品

本記事の適用対象: 6 製品

Cyclone® V GT FPGA
Cyclone® V SE SoC FPGA
Cyclone® V GX FPGA
Cyclone® V E FPGA
Cyclone® V ST SoC FPGA
Cyclone® V SX SoC FPGA

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