記事 ID: 000082823 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/04/25

Gen3 構成のインテル® PCI Express* のハード IP が、L0 LTSSM 状態からリカバリー状態に定期的に移行してから再度戻るのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • インテル® Arria® 10 Cyclone® 10 PCI Express* のハード IP
  • Arria® V GZ PCI Express* のハード IP インテル® FPGA IP
  • Avalon-MM Stratix® V PCI Express* のハード IP インテル® FPGA IP
  • Stratix® V PCI Express* のハード IP インテル® FPGA IP
  • Stratix® V SR-IOV 搭載 PCI Express* のハード IP インテル® FPGA IP
  • V シリーズ Avalon-MM DMA の PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    PCI* Express インスタンスのインテル® Gen3 ハード IP は、受信 (RX) 物理コーディング・サブレイヤー (PCS) が SKP または SKP END パターンと同じデータを受信した場合、L0 からリカバリーに移行する場合があります。 PCS ブロック・シンクロナイザーは、これらが正しく SKP 順序付けセットと解釈され、データの再整列が行われます。これにより、データブロックの境界が破損します。 LTSSM が L0 状態に戻った後で影響を受けるデータが再送信されるため、データが失われることはありません。

    PIPE インターフェイスでのこのイベントの署名は次のとおりです。
    ·        影響のあるレーンの PIPE rxdata は、SKP データパターン (AAAAAAAA、AAAAAAAA) または SKP END パターン (AAAAAAAA、XXXXXXE1) と一致します。
    ·        影響を受けるレーンの PIPE rxvalid 信号は、LTSSM リカバリーイベントが終了するまでディサートします。
    ·        影響のあるレーンの PIPE rxsignus 信号は、3'b100 (デコード・エラーまたは視差エラー) を報告します。

    スクランブルデータが SKP パターンまたは SKP END パターンと完全に一致することは稀です。  システムによっては、数時間に 1 回発生する場合があります。この問題は、リンク帯域幅に nelakengible の影響を与えます。

    解決方法

    この問題に対する回避策または修正の予定はありません。操作は必要ありません。

    関連製品

    本記事の適用対象: 3 製品

    Arria® V GZ FPGA
    インテル® Arria® 10 FPGA & SoC FPGA
    Stratix® V FPGA

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