記事 ID: 000082819 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/01/12

インテル® DisplayPort IP に小さな水平ブランキング期間のオーディオ・トランスポートがないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • DisplayPort* インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    DisplayPort IP の問題により、水平ブランキングの解像度が以下の期間より小さい場合、DisplayPort TX コアはオーディオサンプルを転送できません。

    • クアッドシンボルモードの場合 (SYMBOLS_PER_CLOCK = 4)
      • オーディオの伝送に必要な水平ブランキングの最小期間 (リンククロックサイクル) は、トランシーバー・レーン 1、2、4 それぞれ 22、21、20 です。
    • デュアルシンボルモードの場合 (SYMBOLS_PER_CLOCK = 2)
      • オーディオの伝送に必要な水平ブランキングの最小期間 (リンククロックサイクル) は、トランシーバー・レーン 1、2、4 それぞれ 38、35、34 です。
    解決方法

    この問題は、インテル® Quartus® Prime ソフトウェアのバージョン 17.0 で修正されています。

    関連製品

    本記事の適用対象: 4 製品

    Arria® V FPGA & SoC FPGA
    Cyclone® V FPGA & SoC FPGA
    Stratix® V FPGA
    インテル® Arria® 10 FPGA & SoC FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。