はい。Stratix® V GX、GS、GT デバイス向けに Quartus® II ソフトウェアを使用してボンディング・トランシーバー・チャネルを実装する場合、チャネル配置に制限があります。
論理レーン 0 は、中央クロック分圧器を備えたチャネルに割り当てられている必要があります。Stratix V トランシーバー・デバイスでは、これはトランシーバー・バンク内のチャネル 1 または 4 で、以下の例では太字で示されています。
ATX PLL を Tx PLL として使用する場合、論理レーン 0 は次の場所に配置する必要があります。
- チャネル 1 またはチャネル 4。
- この要件により、トランシーバー・バンク当たりのボンディング可能なインターフェイスの数は 2 に制限されます。
GXB_[Tx,Rx]_[L,R]5,11,17,23] = 論理レーン 5
GXB_[Tx,Rx]_[L,R]4,10,16,22] = 論理レーン 4
GXB_[Tx,Rx]_[L,R]3,9,15,21] = 論理レーン 3
GXB_[Tx,Rx]_[L,R]2,8,14,20] = 論理レーン 2
GXB_[Tx,Rx]_[L,R]1,7,13,19] = 論理レーン 0
GXB_[Tx,Rx]_[L,R_0,6,12,18] = 論理レーン 1
CMU PLL を Tx PLL として使用する場合、論理チャネル 0 は次の場所に配置する必要があります。
- トランシーバー・チャネル 1 (チャネル 4 を CMU として使用する場合)
- トランシーバー・チャネル 4 (チャネル 1 を CMU として使用する場合)
- この要件により、トランシーバー・バンク当たりのボンディング可能なインターフェイスの数は 1 に制限されます。
GXB_[Tx,Rx]_[L,R_5,11,17,23] = 論理レーン 1
GXB_[Tx,Rx]_[L,R]4,10,16,22] = 論理レーン 0
GXB_[Tx,Rx]_[L,R]3,9,15,21] = 論理レーン 2
GXB_[Tx,Rx]_[L,R]2,8,14,20] = 論理レーン 3
GXB_[Tx,Rx]_[L,R]1,7,13,19] = CMU として使用
GXB_[Tx,Rx]_[L,R_0,6,12,18] = 未使用
論理チャネル 0 の配置要件に従わないと、以下のような Quartus® II ソフトウェアのエラーが発生します。
エラー: I/O tx_serial_data[0] を地域に対するトランスミッター・チャネルの不正な制約 (210、21) ~ (210、21): 地域内に有効なロケーションがありません
情報: Atom I/O パッド tx_serial_data[0] は、ユーザー位置の制約 (PIN_AK4) のため、PIN_AK4場所に制約があります。
エラー: ボンディング・クロック・ラインの配線を有効にする I/O tx_serial_data[0] のトランスミッター・チャネルの位置を見つけられなかった
この制限は、今後のバージョンの Quartus® II ソフトウェアで削除される予定です。
この制限を回避するには、トランシーバー Megawizard™ でボンディングモードを PLL フィードバック補償 (fb_compensation) に設定することができます。
連続チャネルの配置要件を満たす必要があります。