記事 ID: 000082655 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2013/04/01

Arria® V および Cyclone® V デバイスのALTLVDS_RXメガファンクションのビットスリップをリセットするにはどうすればよいですか?

環境

    インテル® Quartus® II サブスクリプション・エディション
    Avalon ALTPLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

ALTLVDS_RX故障のrx_cda_reset入力ポートは、Quartus® II ソフトウェア・バージョン 12.1 以降のArria® V GX、GT、SX、ST デバイスおよびCyclone® V デバイスではサポートされません。 データ・アライメントとも呼ばれるビットスリップは、pll_aresetをアサートすることにより、ゼロレイテンシー位置 (リセット) に設定されます。

pll_aresetがアサートされている場合、RTL シミュレーション モデルはビットスリップをリセットしません。 これは RTL シミュレーション・モデルでのみ発生する問題です。 RTL シミュレーション・モデルは、Quartus® II ソフトウェアの将来のバージョンで修正される予定です。

 

 

解決方法

ゲートレベルのシミュレーションおよびハードウェアでpll_aresetがアサートされると、ビットスリップ・レイテンシーはゼロ位置に設定されます。

関連製品

本記事の適用対象: 10 製品

Cyclone® V GX FPGA
Arria® V GX FPGA
Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Arria® V SX SoC FPGA
Arria® V GT FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Cyclone® V E FPGA
Cyclone® V SE SoC FPGA

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